结构框图

上图所示为 QOUT0 结构框图，主要由脉冲检测模块 (Pulse Detect Module) 、脉冲分频模块 (Pulse Divide Module) 、正交脉冲输出模块 (Quadrature Pulse Output Module) 和控制/状态/寄存器模块 (CSR Module) 组成。

另外，SYS_CLK 为 QOUT 的工作时钟，典型频率为 200 MHz。