panel-lvds
panel_lvds { compatible = "artinchip,aic-general-lvds-panel"; data-mapping = "vesa-24"; data-channel = "single-link1"; backlight = <&backlight>; // enable-gpios = <&gpio_a 4 GPIO_ACTIVE_HIGH>; status = "okay"; port { panel_lvds_in: endpoint { remote-endpoint = <&lvds0_out>; }; }; display-timings { native-mode = <&timing1>; timing1: 1024x600 { clock-frequency = <60000000>; hactive = <1024>; vactive = <600>; hback-porch = <140>; hfront-porch = <160>; hsync-len = <20>; vback-porch = <20>; vfront-porch = <12>; vsync-len = <3>; de-active = <1>; pixelclk-active = <1>; }; }; };
Required properties:
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port
连接到 LVDS 显示接口的输入端口,将 lvds 结点与 lvds 结点关联起来。
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data-mapping
lvds 模式设置,字符串参数,默认输出为”vesa-24”
lvds mode strings NS “vesa-24” JEIDA 8 bit “jeida-24” JEIDA 6 bit “jeida-18” -
data-channel
lvds link 设置,字符串参数,默认输出”lvds-link0”,单 link 输出,link0 通道。
lvds link mode strings 备注 单 Link 模式 0 “single-link0” 单 link 输出,输出选择 link0 通道 单 Link 模式 1 “single-link1” 单 link 输出,输出选择 link1 通道 单 Link 模式 2 “double-screen” 单 link 输出,link0 和 link1 同时输出,可驱动双屏同显 双 Link 模式 “dual-link” dual link 输出,奇偶像素同时输出
Optional properties:
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disp-dither
颜色输出深度控制,使图像过度更平滑。当内存数据为 8bit ,但输出为 6bit 或者 5bit 时,使能 dither 能让图像过度更平滑,否则直接丢弃低位 bit。
配置 dither 时默认使能随机 dither ,获取更好的显示效果。
颜色输出深度 macro value R 分量输出 5bit
G 分量输出 6bit
B 分量输出 5bit
DITHER_RGB565 0x1 R 分量输出 6bit
G 分量输出 6bit
B 分量输出 6bit
DITHER_RGB666 0x2 -
tearing-effect
TE 信号响应模式,配合屏幕 TE 信号使用,控制 DE 模块的输出,避免 LCD 屏幕出现撕裂现象。
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连续刷新 (default) :忽略 TE 信号, 连续刷新
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手动刷新:DE timging enable 后在下一个 TE 信号更新画面
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自动刷新: 每收到一个 TE 信号,自动更新画面,更新期间忽略 TE 信号
手动刷新和自动刷新模式下,需要设定 TE 脉冲宽度,用于检测屏幕 TE 信号。
TE mode macro value 连续刷新 TE_BYPASS 0x0 手动刷新 TE_HOLD 0x1 自动刷新 TE_AUTO 0x2 -
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te-pulse-width
TE 脉冲宽度,用于检测 TE 同步信号的有效状态,建议设为 5。
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enable-gpios
预留的屏幕使能引脚,可用于控制屏幕供电,不使用 pwm-backlight 的情况下亦可控制屏幕背光。
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backlight
屏幕的 pwm-backlight 配置节点。
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display-timings
屏的时序信号。由屏厂提供。