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功能描述

功能实现

由 DE 模块输入的 DI[23:0]、DE/HS/VS/CK 信号进到 2C1 处理输出信号选择 DATA_0[34:0] 以及 DATA_1[34:0],这里同时控制差分输出 Single Link和 Dual Link。DI[23:0]、DE/HS/VS/CK 信号中的差分 CK 信号由寄存器配置,使用默认值即可。DATA_0[34:0] 以及DATA_1[34:0] 分别进入 SER 转换成差分信号,如图 lvds_format

Single Link LVDS 输出控制方式:由DE模块输入的24位RGB信号、DE/HS/VS以及寄存器配置的7位CK信号进行输出转换,当EN为低时,不做任何输出转换。

当EN为高时,若DATA_0[34:0]_EN为高,此时DATA_0进行输出转换:

  • 若DATA_1[34:0]_EN为高,此时DATA_1进行输出转换;

  • 若DATA_0[34:0]_EN以及DATA_1[34:0]_EN同时为高,则进行相同输出转换,此应用于双屏驱动。

../images/lvds_single_link.png
1. lvds_single_link

图 10.36

Dual lLink LVDS输出控制模式: CK第一个cycle,D0给到DATA_0[34:0];CK第二个cycle,D1给到DATA_1[34:0]。以此类推进行输出转换得到Dual lLink输出。

../images/lvds_dual_link.png
2. lvds_dual_link
并行信号转换为差分信号格式:需要两个不同时钟控制,串行时钟 SCLK 的频率为并行时钟 PCLK 的7倍。
  • SCLK 的第一个 cycle,并行信号的 G0/B1/DE/CK6/NA 分别给到 LVDS_D0/ LVDS_D1/ LVDS_D2/ LVDS_CK/ LVDS_D3 的第一位;

  • SCLK 的第二个 cycle ,并行信号的 R5/B0/VS/CK5/NA 给到 LVDS_D0/ LVDS_D1/ LVDS_D2/ LVDS_CK/ LVDS_D3 第二位;

  • 以此类推进行七个 SCLK cycle 数据转换,等到下一个 PCLK cycle 到达,并行信号同时更新,LVDS 信号按照同样的方式转换。

3. lvds_format

VESA-24 模式时序(也称NS模式)

4. lvds_vesa-24(ns)

JEIDA 模式时序

5. lvds_jeida-24
6. lvds_jeida-18

其中 R7-R2 对应 6bit 屏信号的 R5-R0;G7-G2 对应 6bit 屏信号的 G5-G0;B7-B2 对应 6bit 屏信号的 B5-B0;