Edit online概述 由于 FPGA 验证和 ASIC 存在不同，此章节主要描写不同部分，该部分规格只存在于FPGA bitfile和 FPGA仿真中，在实际ASIC芯片中不存在。 特性说明 FPGA 和 ASIC 差异体现为以下几点: 版本：FPGA 中部分模块只能二/三选一，具体请参考版本 时钟：FPGA 无时钟 GATE，模拟 PLL 由 FPGA PLL 代替，具体请参考时钟 引脚：FPGA 无 GPIO 模块，固定引脚分配，引脚功能分配请参考 引脚分配表。
